明珠国际晶圆代工，角逐1nm

文 | 半导体产业纵横

当 2nm 制程的战鼓刚刚擂响，半导体行业的目光已然投向了更前沿的技术无人区—— 1nm（A10）节点。这不仅是摩尔定律的终极考场，更是芯片制造工艺从 " 纳米时代 " 迈向 " 埃米时代 " 的分水岭。

据 IMEC（比利时微电子研究中心）发布的未来硅基晶体管的亚 1nm 工艺节点路线图预测，到 2036 年，半导体器件将从纳米时代迈入原子（埃米）时代，这意味着硅材料的原子级精准制造将成为半导体科技发展的战略突破方向。1nm 等于 10 埃米，这意味着人类将在原子尺度上搭建晶体管，每一个原子的位置都关乎成败。

台积电、三星、英特尔三大产业巨头都披露了 1nm 级制程相关计划，将这场先进工艺的军备竞赛推向埃米时代。在这个节点上，晶体管架构将从 GAA 纳米片进化到 CFET（互补场效应晶体管），光刻机需要实现 0.55 甚至 0.75 的数值孔径，晶圆厂的造价将飙升至 300 亿美元以上。这是一场只有顶级玩家才能参与的豪赌。

01 1nm 量产消息不断

在量产进度上，几家巨头的时间表既相互追逐又各有保留。

作为全球晶圆代工的龙头，台积电拿下了全球晶圆代工市场近 70% 的份额，在先进制程领域更是长期领跑行业。目前其 2nm N2 工艺于 2025 年年底实现量产，今年迎来苹果、AMD 等头部客户的规模商用；后续的 A16 工艺将由 NVIDIA 费曼 GPU 首发，年底启动试产，2027 年正式量产。

在更前沿的 1nm 赛道，台积电的布局早已落地。按照规划，其首个埃米级工艺 A10（1nm）将于 2030 年正式面世，届时采用台积电 3D 封装技术的芯片，晶体管数量将突破 1 万亿个，即便是传统封装芯片，晶体管规模也将超过 2000 亿个。产能配套方面，总面积达 531 公顷的台南沙仑园区将于今年 4 月进入二期环评，2027 年三季度完成最终环评。根据台积电之前公布的计划，园区规划建设 6 座晶圆厂，其中 P1-P3 工厂主攻 1.4nm 工艺 A14，P4-P6 工厂则专为 1nm 工艺 A10 布局，后期不排除还有 0.7nm 工艺。此外，有消息称，台积电规划的台南 Fab 25 晶圆厂可容纳 6 条产线，同样按照 P1-P3 产线适配 1.4nm、P4-P6 产线适配 1nm 的规格布局。在 A10 之前，台积电预计将于 2028 年推出 1.4nm 工艺 A14，升级第二代 GAA 晶体管结构与背面供电技术。

三星电子的晶圆代工业务已定下 2030 年前完成 1nm 级先进制程工艺 SF1.0 开发并转移至量产阶段的目标，意图与台积电争夺先进制程话语权。

三星的激进背后，是尴尬的现实困境。尽管在 2nm 工艺上率先发布 Exynos 2600 芯片，但其试产良率仅为 30%，今年年初其 2nm GAA 制程 ( SF2 ) 的良率才提升至 50%。而竞争对手台积电的 2nm 工艺良率初期便达到 60%。更严峻的是，高通、AMD 等核心客户持续将订单转向台积电，就连三星自家的 Galaxy S25 系列也弃用 Exynos 芯片，转投高通骁龙怀抱。

英特尔在 2024 年的 Foundry Direct Connect 活动上更新了路线图：14A（1.4nm）节点将于 2026 年开始生产，而 10A（1nm）节点将于 2027 年底进入开发 / 生产阶段。

日本 Rapidus也在积极布局。Rapidus 是由包含索尼（Sony）与丰田（Toyota）在内的八家日本大型企业共同结盟成立，野心是将与台积电之间的技术差距大幅缩短至六个月之内。目前正在积极开发 1.4nm 技术，2029 年开始生产。然而，部分市场分析师预测，Rapidus 可能会尝试提前在 2028 年底就启动营运。这家日本晶圆代工厂在业务推进上展现了强劲的动能，但它仍面临严峻的结构性挑战，即日本缺乏能够消化 1nm 庞大需求的大型 Fabless 市场。

02 1nm 技术实力分析

1nm 制程的技术挑战远超以往，核心在于晶体管架构的代际跃迁。

从 GAA 到 CFET 的进化

当前 2nm 节点普遍采用 GAA（Gate-All-Around，环绕栅极）纳米片晶体管，但 1nm 节点需要更激进的架构。IMEC 的路线图显示，从 2nm 到 A7（0.7nm）节点将采用 Forksheet（叉片）设计，随后在 A5 和 A2 节点引入 CFET（Complementary FET，互补场效应晶体管）。

三星已明确将在 1nm 节点采用 Forksheet 结构——这是 GAA 纳米片的进化版，在标准 GAA 基础上新增介质壁，可进一步提升晶体管密度与性能。台积电在 1nm 制程中可能不会立即采用 CFET，而是继续优化 GAA 架构。

CFET 的核心突破在于 3D 垂直堆叠：将 N 型与 P 型晶体管上下堆叠，共享同一栅极，面积可缩减 50%，电流密度提升 2 倍。这意味着在同样的芯片面积上，晶体管密度将实现质的飞跃。不过，CFET 架构对晶圆正面层叠工艺的精度要求达到了原子级，多层器件的对齐难度极高，产业化落地面临不小的挑战。

值得注意的是，按此前的技术路径，CFET 本是下一代架构的公认标杆。但中国北京大学提出的 FlipFET 技术，首次实现了 8 层晶体管的三维垂直集成，单位面积逻辑密度较传统 FinFET 提升 3.2 倍，功耗降低 58%。这一突破性成果被业界视为延续摩尔定律的最具潜力方案之一。不同于 CFET 依赖复杂的晶圆正面层叠工艺，FFET 先在晶圆正面制造 n 型晶体管（如 FinFET NMOS），再通过键合另一晶圆并翻转减薄，在背面制造 p 型晶体管（如 FinFET PMOS）。这种结构无需垂直堆叠，而是通过物理翻转实现 n/p 器件的空间分离，从根本上避免了 CFET 的多层对齐难题。

光刻技术的极限挑战

1nm 制程对光刻技术提出了近乎苛刻的要求。ASML 的 High-NA EUV（0.55 NA）光刻机已经交付，其分辨率提升至 8nm 线宽，理论上在双重曝光下可支持 1nm 芯片生产。但每台设备成本超过 3.5 亿欧元，重达 15 万公斤，需要 250 名工程师花费 6 个月组装。

更遥远的是 ASML 正在研发的 Hyper-NA EUV（0.75 NA），预计 2030 年前后推出，对应产品命名为 HXE 系列。ASML 预计，Hyper AN 光刻机或许能做到 0.2nm 甚至更先进工艺的量产，但目前还不能完全肯定。

背面供电与新材料

为缓解布线拥塞，1nm 节点将普遍采用背面供电网络（BSPDN）技术，将电源传输网络移至晶体管背面，从而提升信号完整性并降低功耗。此外，二维材料如二硫化钼（MoS ₂）作为晶体管沟道材料的研究也在加速，其在 1nm 尺度下仍能保持开关特性，电子迁移率比硅高 10 倍。

03 1nm 市场潜力

台积电预测，到 2030 年，采用 3D 封装技术的芯片晶体管数量将超过 1 万亿个，而采用传统封装技术的芯片晶体管数量将超过 2000 亿个。相比之下，当前英伟达 GH100 只有 800 亿个晶体管。

这意味着什么？AI 训练芯片的算力将迎来新一轮爆发。台积电指出，从 5nm 到 A14 的每一代工艺，都将实现约 30% 的功耗效率提升、15% 的性能增益和 20% 的晶体管密度提升。

三星则将 1nm 的赌注押在 AI 芯片上。据韩媒报道，特斯拉的 AI6 芯片将采用三星的 SF2T 工艺于 2027 年量产，而三星的 1nm 工艺将瞄准下一代 AI 加速器。

更值得关注的是，1nm 芯片的制造成本将达到天文数字。从 3nm 到 2nm，晶圆成本已从约 1.8 万美元涨至 3 万美元。若延续这一趋势，1nm 晶圆成本可能达到 4.5 万美元以上（约合 32 万人民币），甚至更高。这不仅考验着芯片设计公司的财力，更可能重塑整个半导体产业的商业模式。

04 背后的赢家

在这场 1nm 制程的全球角逐中，除了晶圆代工巨头的正面交锋，产业链上游的核心玩家，早已成为决定战局的关键力量，甚至是这场竞赛的隐形赢家。

首当其冲的是光刻机巨头 ASML。ASML 垄断先进光刻机市场，占据 90% 份额，其 EUV 和高数值孔径 EUV 光刻机是 3nm 及以下制程芯片的核心设备。在 1nm 的角逐中，ASML 依旧是无可替代的关键角色。

近日，imec 宣布 ASML EXE:5200 高数值孔径 EUV 光刻系统正式上市，这是目前最先进的光刻工具。imec 预计 EXE:5200 高数值孔径 EUV 光刻系统将于 2026 年第四季度完成全面认证。与此同时，位于费尔德霍芬的 ASML-imec 联合高数值孔径 EUV 光刻实验室将继续运营，确保 imec 及其生态系统合作伙伴的高数值孔径 EUV 研发活动的连续性。ASML 的 EXE:5200（High-NA EUV）将成为 1nm 工艺的入场券。

此外，刻蚀、薄膜沉积等其他工艺设备也是重中之重。今年三月，IBM 宣布与半导体设备制造商泛林 ( Lam Research ) 就亚 1nm 尖端逻辑制程的开发达成合作，双方为期 5 年的新协议将重点聚焦新材料、先进蚀刻 / 沉积工艺、High NA EUV 光刻的联合开发。两家企业将结合 IBM 奥尔巴尼园区的先进研究能力和泛林的端到端工艺工具和创新技术，团队将构建并验证纳米片和纳米堆叠器件以及背面供电的完整工艺流程。这些能力旨在将 High NA EUV 图案可靠地转移到实际器件层中，实现高良率，并支持持续的微缩化、性能提升以及未来逻辑器件的可行量产路径。

而应用材料也在近日宣布推出两款适用于埃级工艺（1 埃米 = 0.1 纳米）的沉积设备，这两款设备已导入领先逻辑芯片制造商的 2nm 及以下尖端工艺中。应用材料表示，GAA 全环绕栅极结构正成为尖端工艺的必然之选，可带来显著的能效提升。不过 GAA 的结构相较 FinFET 也更为复杂，需要超过 500 道工序方能制造，而这其中不少都要用到全新的材料沉积方法。

总的来看，1nm 制程的竞赛实际上是一场 " 技术、资本和耐心 " 的立体战争。台积电依旧稳扎稳打，依靠客户粘性和技术积累保持领先；三星试图通过激进的路线图和架构创新（Forksheet）实现弯道超车；英特尔则希望借助美国芯片法案的支持，在 2027 年重返第一梯队；而 Rapidus 作为新玩家，正试图用 " 快鱼吃慢鱼 " 的策略在缝隙中寻找机会。而在这背后，还需要半导体设备商的支持。

1nm 是否会成为摩尔定律的终点？或许在 2030 年，当第一片 A10 晶圆下线时，我们才能找到答案。但可以确定的是，这场 " 角逐 1nm" 的战役，已经悄然打响。

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